依照《深圳经济特区政府采购条例》第二十一条第四款规定情形，Synopsys 集成电路设计工具采购项目采用单一来源方式采购，为保证本次采购活动的公平、公正、公开，现对上述事项进行公示。

（一）项目名称

采购项目名称： Synopsys 集成电路设计工具

（二）采购项目描述

采购内容：

Synopsys EDA 设计大学计划软件包：

1、Asia Pac FrontEnd University Bundle，5年期，30pcs：能全面的扫描及压缩设计规则检查；集成故障模拟器，以评定结构测试向量的故障覆盖率；通过自动缺陷隔离进行硅诊断；使用形式静态技术来确定某一设计的两个版本之间是否具有等效功能；直观的图形或基于脚本的环境；时序、面积、功耗和测试同时优化；建立快速关键路径以清除时序瓶颈；通过集成静态时序分析、测试综合和功耗综合，实现更高效率；可验证具有不同结构的设计的等效性，不依赖于任何同构状态映射关系；支持异步时钟、脉冲逻辑和自定时逻辑；同时进行时序和SI 分析，比现有方案更高的可预测性和效率；支持进行时序、信号完整性、功耗和变化感知型分析；

2、Asia Pac BackEnd University Bundle，5年期，30pcs：采用形式验证的技术来判断一个设计的两个版本在功能上是否等效；自动设置模式可以减少因错误或遗漏的设置信息而导致的假失效；可通过较低的存储器开销快速打开大型 GDSII 和 OASIS 文件；可为单元和图形的分层和布置提供简单易用的调试功能；全功能本征测试平台，以及对SystemVerilog 语言的支持；NTB 提供对全功能SystemVerilog 和OpenVera 测试平台的本征编译支持；提供用于测量验证覆盖率完整性的高性、内置覆盖率技术；验证两个不同的设计描述在功能上是等效的；支持行为模型、RTL、UDP、门、晶体管或SPICE 网表视图；可验证具有不同结构的设计的等效性，不依赖于任何同构状态映射关系；完整的网表到GDSII 解决方案，提供同类最佳的QoR、TTR 和可预测性；全面的优化功能可实现时序、面积、低功耗、信号完整性、可布线性和成品率目标。

（三）拟定的唯一供应商名称

供应商全称：上海芯桥信息技术有限公司      

（四）申请理由及相关说明

理由及说明：

Synopsys EDA 设计大学计划软件是教学必要工具，它覆盖了集成电路设计的大部分应用场景，是本科生与研究生的芯片设计和集成电路微电子课程的必要软件。Synopsys公司的EDA软件作为国内一流大学、专业技术公司的必备、通用软件，被业内广泛认可与采用，且具有此专业功能的软件市场只此一家，无法替代。上海芯桥信息技术有限公司是国内唯一的代理商。

（五）公示期限

2019年8月29日至2019年9月4日

对公示内容有异议的，请在公示期内以书面形式将意见反馈至采购人。

联系人:吴老师

联系电话：0755-88015306

质疑投诉邮箱：zhaobzyts@sustech.edu.cn    

附件：专家意见及证明材料